论
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很多人觉得芯片流片回来、功能调通就万事大吉了。其实从晶圆到能出货的芯片，中间要过一整套测试链路，每一道都在回答一个问题：这颗芯片能不能放心卖给客户。今天把这条链路完整捋一遍。
第一道是 CP，也就是晶圆测试。芯片还没切割，在整片 wafer 上用探针卡直接测。核心价值是经济账：坏的 die 直接在 wafer map 上标记，不浪费后面的封装成本。这一关主要筛的是制造缺陷。
第二道是 FT，成品测试。封装好的芯片上 ATE（自动测试设备），跑数字测试向量、测功耗、测高速 SerDes 接口。这里有两个关键概念：一是 shmoo 图，扫描电压和频率的组合，找出芯片能稳定工作的安全区；二是 at-speed 测试，必须在标称频率下实测功能正确，而不是降频“糊弄”过去。
第三步是分 bin。同一个设计流片回来，体质有差异，按性能和功耗分成不同档位。这不是简单的合格/不合格二分法，而是良率管理的艺术：体质好的卖高价档，稍弱的降档卖，整体可销售比例就是这么一点点抠出来的。
第四道是 SLT，系统级测试。把芯片插到接近真实整机的板子上，跑实际业务负载。ATE 的测试向量再完备，也覆盖不了电源噪声、散热耦合、信号完整性这些系统级 corner case。很多在 ATE 上“全绿”的芯片，都是在 SLT 被抓到问题的。
第五道是 burn-in，老化筛选。高温、高压下连续跑一段时间，把有早期失效倾向的“体弱”芯片筛掉。目的是把出货后的失效率（业内用 FIT 衡量）压到可接受水平。数据中心客户对这个指标非常敏感。
最后是可靠性认证：HTOL 高温工作寿命、HAST 高加速温湿度、温度循环等，按 JEDEC 相关标准跑几百到上千小时，用来验证寿命模型。这一关不过，产品不敢签质保。
贯穿全程的是良率爬坡。量产初期良率往往不好看，靠失效分析定位根因：是设计 margin 不足、工艺窗口偏了，还是测试 program 本身误杀，一轮一轮优化。另外记住一个公式：测试时间等于成本。multisite 一次并测多颗是降本大杀器，但并行度上去后，电源完整性和散热又要重新验证，没有免费的午餐。
一句话总结：测试不是成本中心，它是把“不确定性”翻译成“可交付质量”的翻译官。测试链路设计得好，敢签的质保才硬气。
第一道是 CP，也就是晶圆测试。芯片还没切割，在整片 wafer 上用探针卡直接测。核心价值是经济账：坏的 die 直接在 wafer map 上标记，不浪费后面的封装成本。这一关主要筛的是制造缺陷。
第二道是 FT，成品测试。封装好的芯片上 ATE（自动测试设备），跑数字测试向量、测功耗、测高速 SerDes 接口。这里有两个关键概念：一是 shmoo 图，扫描电压和频率的组合，找出芯片能稳定工作的安全区；二是 at-speed 测试，必须在标称频率下实测功能正确，而不是降频“糊弄”过去。
第三步是分 bin。同一个设计流片回来，体质有差异，按性能和功耗分成不同档位。这不是简单的合格/不合格二分法，而是良率管理的艺术：体质好的卖高价档，稍弱的降档卖，整体可销售比例就是这么一点点抠出来的。
第四道是 SLT，系统级测试。把芯片插到接近真实整机的板子上，跑实际业务负载。ATE 的测试向量再完备，也覆盖不了电源噪声、散热耦合、信号完整性这些系统级 corner case。很多在 ATE 上“全绿”的芯片，都是在 SLT 被抓到问题的。
第五道是 burn-in，老化筛选。高温、高压下连续跑一段时间，把有早期失效倾向的“体弱”芯片筛掉。目的是把出货后的失效率（业内用 FIT 衡量）压到可接受水平。数据中心客户对这个指标非常敏感。
最后是可靠性认证：HTOL 高温工作寿命、HAST 高加速温湿度、温度循环等，按 JEDEC 相关标准跑几百到上千小时，用来验证寿命模型。这一关不过，产品不敢签质保。
贯穿全程的是良率爬坡。量产初期良率往往不好看，靠失效分析定位根因：是设计 margin 不足、工艺窗口偏了，还是测试 program 本身误杀，一轮一轮优化。另外记住一个公式：测试时间等于成本。multisite 一次并测多颗是降本大杀器，但并行度上去后，电源完整性和散热又要重新验证，没有免费的午餐。
一句话总结：测试不是成本中心，它是把“不确定性”翻译成“可交付质量”的翻译官。测试链路设计得好，敢签的质保才硬气。