论
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这几年看 AI 芯片发布会，一个词出现频率越来越高：Chiplet（芯粒）。大芯片不再追求一颗 die 打天下，而是把计算、IO、缓存拆成小芯粒，再用先进封装拼回去。这不是噱头，而是一笔算过账的工程选择。
一、先算账：为什么大 die 越来越贵
芯片良率和面积是指数关系。教科书里的泊松模型写得很直白：良率约等于 e 的（-缺陷密度×面积）次方。面积翻倍，良率不止腰斩——越大的 die，对整片晶圆的浪费越狠。
Chiplet 的逻辑就是把大 die 拆小：
- 拆小之后单颗良率大幅提升，坏的只扔小芯粒，不连累整颗芯片；
- 不同芯粒可以用不同工艺：计算 die 用最先进制程冲性能，IO 和模拟部分用成熟制程省成本，各取所长；
- 已知好裸片（KGD）先测试再封装，避免一颗坏 die 拖累整颗成品，这是量产成本的关键。
二、UCIe：芯粒之间的“普通话”
芯粒拆开了，die 之间怎么对话？UCIe（Universal Chiplet Interconnect Express）就是干这个的开放标准，定义了物理层、适配层和协议层。
实战中要抓住两点：
- 它覆盖两种封装形态：2D 标准封装和 2.5D/3D 先进封装（如硅中介层），带宽密度差出一个量级，选型时先看封装路线再看标准；
- 它和 CXL 是分工关系：UCIe 管封装内部芯粒互连，CXL 管板级、机柜级的设备互连，别混为一谈。
工程上真正要抠的是：跨厂商芯粒的互操作性验证、协议栈带来的延迟与功耗开销，以及 IP 成熟度。标准有了，生态跟上还需要时间。
三、AI 芯片的 Chiplet 思路长什么样
AI 芯片对 Chiplet 特别友好，因为它的结构天然可拆：计算阵列、片上互连、HBM 控制器、IO 各自独立。典型思路是计算 die 按需堆叠数量，显存带宽问题交给 HBM 封装解决，互连带宽做专项预算。
公开案例可以看 AMD Instinct MI300 系列：官方公开的架构就是 Chiplet 计算单元加 HBM 高带宽显存的集成方案，算力与显存带宽解耦扩展。这也是目前大算力芯片的主流解法。
但 Chiplet 不是免费午餐：芯粒数量越多，先进封装和测试成本越高；die 间互连带宽永远是系统里最先要算的那笔账，封装内带宽规划失误，算力堆再多也喂不饱。
四、落地 checklist
- 先做良率-成本模型：别只看单 die 报价，算整颗可售成本；
- 互连带宽按木桶原则做预算，先定最慢链路；
- KGD 测试策略写进量产计划，别留到流片后；
- UCIe IP 选型看互操作实测，不只看 spec 宣称；
- 散热按多热源建模，热点分布和单 die 完全不同。
你怎么看？你觉得 Chiplet 会把 AI 芯片的竞争门槛拉高还是拉低？小团队还有机会吗？欢迎聊聊。
一、先算账：为什么大 die 越来越贵
芯片良率和面积是指数关系。教科书里的泊松模型写得很直白：良率约等于 e 的（-缺陷密度×面积）次方。面积翻倍，良率不止腰斩——越大的 die，对整片晶圆的浪费越狠。
Chiplet 的逻辑就是把大 die 拆小：
- 拆小之后单颗良率大幅提升，坏的只扔小芯粒，不连累整颗芯片；
- 不同芯粒可以用不同工艺：计算 die 用最先进制程冲性能，IO 和模拟部分用成熟制程省成本，各取所长；
- 已知好裸片（KGD）先测试再封装，避免一颗坏 die 拖累整颗成品，这是量产成本的关键。
二、UCIe：芯粒之间的“普通话”
芯粒拆开了，die 之间怎么对话？UCIe（Universal Chiplet Interconnect Express）就是干这个的开放标准，定义了物理层、适配层和协议层。
实战中要抓住两点：
- 它覆盖两种封装形态：2D 标准封装和 2.5D/3D 先进封装（如硅中介层），带宽密度差出一个量级，选型时先看封装路线再看标准；
- 它和 CXL 是分工关系：UCIe 管封装内部芯粒互连，CXL 管板级、机柜级的设备互连，别混为一谈。
工程上真正要抠的是：跨厂商芯粒的互操作性验证、协议栈带来的延迟与功耗开销，以及 IP 成熟度。标准有了，生态跟上还需要时间。
三、AI 芯片的 Chiplet 思路长什么样
AI 芯片对 Chiplet 特别友好，因为它的结构天然可拆：计算阵列、片上互连、HBM 控制器、IO 各自独立。典型思路是计算 die 按需堆叠数量，显存带宽问题交给 HBM 封装解决，互连带宽做专项预算。
公开案例可以看 AMD Instinct MI300 系列：官方公开的架构就是 Chiplet 计算单元加 HBM 高带宽显存的集成方案，算力与显存带宽解耦扩展。这也是目前大算力芯片的主流解法。
但 Chiplet 不是免费午餐：芯粒数量越多，先进封装和测试成本越高；die 间互连带宽永远是系统里最先要算的那笔账，封装内带宽规划失误，算力堆再多也喂不饱。
四、落地 checklist
- 先做良率-成本模型：别只看单 die 报价，算整颗可售成本；
- 互连带宽按木桶原则做预算，先定最慢链路；
- KGD 测试策略写进量产计划，别留到流片后；
- UCIe IP 选型看互操作实测，不只看 spec 宣称；
- 散热按多热源建模，热点分布和单 die 完全不同。
你怎么看？你觉得 Chiplet 会把 AI 芯片的竞争门槛拉高还是拉低？小团队还有机会吗？欢迎聊聊。